From e34f1b7fbfa6156d18a64cc5d496dc521178dc04 Mon Sep 17 00:00:00 2001 From: Chen-Yuanmeng <118530431+Chen-Yuanmeng@users.noreply.github.com> Date: Sun, 16 Nov 2025 12:35:42 +0800 Subject: [PATCH 1/2] =?UTF-8?q?fix:=E4=B9=A0=E9=A2=98=E4=B8=AD=E5=88=86?= =?UTF-8?q?=E6=AE=B5=E9=94=99=E8=AF=AF?= MIME-Version: 1.0 Content-Type: text/plain; charset=UTF-8 Content-Transfer-Encoding: 8bit --- 19-pipeline.Rmd | 2 +- 1 file changed, 1 insertion(+), 1 deletion(-) diff --git a/19-pipeline.Rmd b/19-pipeline.Rmd index 3647d79..b8c80fe 100644 --- a/19-pipeline.Rmd +++ b/19-pipeline.Rmd @@ -413,7 +413,7 @@ knitr::include_graphics('./images/chapter9/LS3A3000.png') {…} ``` -计算分别使用一位BHT表和使用两位BHT表进行转移猜测时三重循环的转移猜测准确率，假设BHT表的初始值均为0。 + 计算分别使用一位BHT表和使用两位BHT表进行转移猜测时三重循环的转移猜测准确率，假设BHT表的初始值均为0。 9. 在一个32位处理器中实现一个Cache块大小为64字节、总容量为32KB的数据Cache，该数据Cache仅使用32位物理地址访问。请问，当分别采用直接映射、两路组相联和四路组相联的组织结构时，Cache访问地址中Tag、Index和Offset三部分各自如何划分？ 10. 假设程序动态执行过程中load、store指令占40%。现在有两种数据Cache的设计方案，其中第一种方案的Cache容量小于第二种方案，因此采用第一种方案的Cache命中率为85%，第二种方案的Cache命中率为95%，但是采用第二种方案时处理器的主频会比第一种低10%。请问哪种设计方案性能更优？（假设Cache不命中情况下会阻塞流水线100个时钟周期。） From 3863b80773007d99c5b47d9c861ddfe55cd77e5f Mon Sep 17 00:00:00 2001 From: Chen-Yuanmeng <2784841400@qq.com> Date: Sun, 16 Nov 2025 15:26:54 +0800 Subject: [PATCH 2/2] =?UTF-8?q?fix:=20=E8=A1=A5=E5=85=85=E7=AC=AC9?= =?UTF-8?q?=E7=AB=A0=E4=B9=A0=E9=A2=98=E7=AC=AC1=E9=A2=98=E7=BC=BA?= =?UTF-8?q?=E5=A4=B1=E7=9A=84=E4=BB=A3=E7=A0=81?= MIME-Version: 1.0 Content-Type: text/plain; charset=UTF-8 Content-Transfer-Encoding: 8bit --- 19-pipeline.Rmd | 8 ++++++++ 1 file changed, 8 insertions(+) diff --git a/19-pipeline.Rmd b/19-pipeline.Rmd index b8c80fe..cd9f882 100644 --- a/19-pipeline.Rmd +++ b/19-pipeline.Rmd @@ -398,6 +398,14 @@ knitr::include_graphics('./images/chapter9/LS3A3000.png') ## 习题 1. 请给出下列程序在多周期处理器（如图\@ref(fig:chapter9-multicycle)所示）上执行所需要的时钟周期数，并给出前三次循环执行的时空图。 + + ``` + addi.w t0, zero, 100 + LOOP: + addi.w t0, t0, -1 + bnez t0, LOOP + ``` + 2. 请给出题1中的程序在单发射5级静态流水线处理器（如图\@ref(fig:chapter9-pipelinestruct)所示）上执行所需要的时钟周期数，并给出前三次循环执行的流水线时空图。 3. 请给出题1中的程序在包含前递机制的单发射5级静态流水线处理器（如图\@ref(fig:chapter9-instHazardPipeline)所示）上执行所需要的时钟周期数，并给出前三次循环执行的流水线时空图。 4. 请在图\@ref(fig:chapter9-instHazardPipeline)的基础上添加必要的逻辑，使其能够实现精确异常的功能。画出修改后的处理器结构图，并进行解释。